module rom (
  input wire [7:0] i_addr,
  output reg [63:0] o_data
);

always @(i_addr) begin
  case (i_addr)
    8'h0: o_data = 64'h0;
    8'h1: o_data = 64'h1;
    8'h2: o_data = 64'h2;
    8'h3: o_data = 64'h3;
    8'h4: o_data = 64'h4;
    8'h5: o_data = 64'h5;
    8'h6: o_data = 64'h6;
    8'h7: o_data = 64'h7;
    default: o_data = 64'h0;
  endcase
end

endmodule